TSMCが5 nmの設計インフラストラクチャを完成し、シリコンの進歩への道を開く
TSMC announced they've completed the infrastructure design for the 5 nm process, which is the next step in silicon evolution when it comes to density and performance. TSMC's 5 nm process will leverage the company's second implementation of EUV (Extreme Ultra Violet) technology (after it's integrated in their 7 nm process first), allowing for improved yields and performance benefits.
TSMCによると、5 nmプロセスは、7 nmプロセスの最大1.8倍のロジック密度を可能にし、例のArm Cortex-A72コアのプロセス改善だけでなく、SRAMおよびアナログ回路による15％のクロック速度向上を実現します。面積削減。これは、ウェーハあたりのチップ数が増えることを意味します。このプロセスは、モバイル、インターネット、および高性能コンピューティングアプリケーションを対象としています。 TSMCは、5 nmプロセス用に最適化されたシリコンデザインフローシナリオ用のオンラインツールも提供しています。リスクの発生はすでに進行中です。
Source: TSMC
TSMCによると、5 nmプロセスは、7 nmプロセスの最大1.8倍のロジック密度を可能にし、例のArm Cortex-A72コアのプロセス改善だけでなく、SRAMおよびアナログ回路による15％のクロック速度向上を実現します。面積削減。これは、ウェーハあたりのチップ数が増えることを意味します。このプロセスは、モバイル、インターネット、および高性能コンピューティングアプリケーションを対象としています。 TSMCは、5 nmプロセス用に最適化されたシリコンデザインフローシナリオ用のオンラインツールも提供しています。リスクの発生はすでに進行中です。
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